cmos電平與TTL電平存在的差異及cmos使用注意事項(xiàng)-KIA MOS管
信息來源：本站 日期：2018-09-26
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS
邏輯電平電壓接近于電源電壓，0 邏輯電平接近于 0V。而且具有很寬的噪聲容限。Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。相對(duì)TTL有了更大的噪聲容限，輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對(duì)應(yīng)3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時(shí)，電流足夠大的話，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。
1)COMS電路時(shí)電壓控制器件，它的輸入總抗很大，對(duì)干擾信號(hào)的捕捉能力很強(qiáng)。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個(gè)恒定的電平。
2)輸入端接低內(nèi)阻的信號(hào)源時(shí)，要在輸入端和信號(hào)源之間要串聯(lián)限流電阻，使輸入的電流限制在1mA之內(nèi)。
3)當(dāng)接長信號(hào)傳輸線時(shí)，在COMS電路端接匹配電阻。
4)當(dāng)輸入端接大電容時(shí)，應(yīng)該在輸入端和電容間接保護(hù)電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。
5)COMS的輸入電流超過1mA，就有可能燒壞COMS.
進(jìn)入2000年后，電子電路低電壓化的步伐加快了。這與電子設(shè)備的信號(hào)處置從模仿向數(shù)字轉(zhuǎn)移有親密的關(guān)系。像CG（ComputerGraphic,計(jì)算機(jī)圖形）那樣，進(jìn)一步以高速度、高密度（3D，MPEG2，5.lch環(huán)繞平面聲等）、而且用電池驅(qū)動(dòng)的筆記本電腦停止編輯、閱覽。像數(shù)碼照相機(jī)（百萬像素&長時(shí)間電池）那樣，請(qǐng)求更低的功率耗費(fèi)。
從這種市場(chǎng)意向和半導(dǎo)體廠家的高集成度、高附加值兩個(gè)角度看，都請(qǐng)求器件的微細(xì)化、低電壓化。表13.4列出了包括EIA／JEDEC依然在審議中的電源電壓范圍的規(guī)范化意向。低電壓化業(yè)已進(jìn)入1.0V系電源。
表13.5列出其輸入電壓規(guī)格（接口規(guī)格）的意向，到3.3V系（或者3.0V系）電源電壓，都是VIL=0.8V、VIH=2.0V就是說以維持TTL電平的“LVTTL”(LV：LowVoltage)作為輸入電壓規(guī)格規(guī)范，在TTL習(xí)氣運(yùn)用的信息、通訊范疇運(yùn)用著。不過在電源電壓進(jìn)一步降低后，VIL，和VIH的規(guī)格就只能采用CMOS電平規(guī)范。圖13.6形象地表現(xiàn)出電源電壓和高速化的關(guān)系。TTL運(yùn)用在以5V工作為中心的高速應(yīng)用范疇，3V系的應(yīng)用被合適于Bi-CMOS技術(shù)的低電壓型(LVTTL)掩蓋。TTL/LVTTL的電路閾值設(shè)計(jì)大約是1.4V，輸入“L”/“H”的電壓規(guī)格是0.8V/2.0V。
1）TTL電路是電流控制器件，而CMOS電路是電壓控制器件。
2）TTL電路的速度快，傳輸延遲時(shí)間短(5-10ns)，但是功耗大。CMOS電路的速度慢，傳輸延遲時(shí)間長(25-50ns),但功耗低。CMOS電路本身的功耗與輸入信號(hào)的脈沖頻率有關(guān)，頻率越高，芯片集越熱，這是正?，F(xiàn)象。COMS電路的鎖定效應(yīng)：COMS電路由于輸入太大的電流，內(nèi)部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應(yīng)就是鎖定效應(yīng)。當(dāng)產(chǎn)生鎖定效應(yīng)時(shí)，COMS的內(nèi)部電流能達(dá)到40mA以上，很容易燒毀芯片。
防御措施：
1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規(guī)定電壓。
2)芯片的電源輸入端加去耦電路，防止VDD端出現(xiàn)瞬間的高壓。
3)在VDD和外電源之間加線流電阻，即使有大的電流也不讓它進(jìn)去。
4)當(dāng)系統(tǒng)由幾個(gè)電源分別供電時(shí)，開關(guān)要按下列順序：開啟時(shí)，先開啟COMS電路得電源，再開啟輸入信號(hào)和負(fù)載的電源;關(guān)閉時(shí)，先關(guān)閉輸入信號(hào)和負(fù)載的電源，再關(guān)閉COMS電路的電源。
CMOS電平與TTL電平
邏輯器件中，決定交接信號(hào)的規(guī)格是由作為DC電學(xué)特性的輸入電壓肯定的。輸入電壓存在兩種規(guī)格：將輸入斷定為“L”的低電平輸入電壓(VIL)，和輸入斷定為“H”的高電平輸入電壓(VIH)。邏輯器件是處置、傳送2值邏輯的，所以信號(hào)處置必需可以判別“L”或者“H”（“0”或者“1”）。
表13.3列出邏輯器件最典型的輸入電壓的規(guī)格。電源電壓為5V的電子設(shè)備中，要按CMOS電平或者TTL電平停止設(shè)計(jì)。為什么存在兩種規(guī)格，這是由于CMOS與雙極的電路構(gòu)造不同。世界上首先降生的邏輯器件是TTL。TTL長期作為邏輯電路的主流被運(yùn)用著。后來的CMOS在開展過程中逐步樹立起CMOS本人的規(guī)格設(shè)定，這是歷史緣由構(gòu)成的。
CMOS在與TTL有相同電源電壓環(huán)境中運(yùn)用時(shí)，設(shè)置的信號(hào)電平關(guān)于TTL沒有不適宜。反過來關(guān)于不希望在變換CMOS電平上花時(shí)間用戶來說，在規(guī)范CMOS邏輯條件要留意TTL輸入產(chǎn)品(74VHCT**，74HCT**型)。CMOS定制IC和CMOS存儲(chǔ)器等中，也大量存在用TTL信號(hào)電平規(guī)格化的產(chǎn)品。
圖13.5就規(guī)范邏輯的CMOS（以74HC、74VHC為代表）與TTL( 74LS、74ALS)，將電源電壓與輸入輸出電壓的DC規(guī)格圖解化。能夠看出，關(guān)于“L”電平CMOS與TTL有可以互相接口的規(guī)格。關(guān)于“H”電平，TTL的輸入端能夠承受CMOS的輸出，不過TTL的輸出卻不能被CMOS輸入承受。但是，能夠看出CMOS的“74**xT型”中，輸入、輸出都可以與TTL接口，沒有什么問題。
CMOS器件與TTL不同，由于工作電源電壓范圍寬，以5V單一-電源為前提設(shè)定的TTL電平（VIL=0.8V，VIH=2.0V/絕對(duì)值），用同一器件，要適用更低的電源電壓是很勉強(qiáng)的。例如，CMOS規(guī)范邏輯的恣意系列中，要使電源電壓為5V時(shí)的輸入電壓規(guī)格值與電源電壓為2V時(shí)的輸入電壓規(guī)格值相等是不容易的。
CMOS器件中，即便電源電壓的運(yùn)用環(huán)境有很大變化，由于輸入電壓經(jīng)常設(shè)計(jì)為電源電壓的l/2(50%Vcc)，所以容易與其他器件接口，也能提供確?？乖肼暼萘浚ň郍ND電平或者從電源電平）的性能。
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